FPGA多个模块中间信号比特数变化解决方法

    技术2022-07-11  77

    在进行仿真时,有时会出现前一个模块的4比特cnt值传递到下一个模块时变成了zzzx的形式,即只有最后一位有效,前三位都是z 这是因为在顶层设计文件里,没有定义中间指的宽度。比如wire 【3:0】 cnt; 这样便可,其中,只要中间的所有信号都是wire型

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