1.#的作用 1）普通延迟 #50 2）门延迟 and #(3,4,5) b1 (out,in,control); //上升延迟为3，下降延迟为4，关断延迟为5 3）给底层函数的参数赋新值 module modulename #( parameter val = 某个数字 )（参数1，参数2… ）； … endmodule
2.例化时接口类型定义 子模块的输出端口在例化时都要定义为wire类型进行连接，不管改端口是reg或wire， 其他端口视情况而定就行。
3.无法生成原理图 程序放于中文路径下了，改成全英文路径即可
4.DLL,PLL,DSP,SOC平台说明 DLL：动态链接库 PLL：锁相环，用来统一整合时钟信号，使高频器件正常工作。PLL用于振荡器中的反馈技术。一般的晶振由于工艺与成本原因，做不到很高的频率，而在需要高频应用时，由相应的器件VCO（电压控制振荡器），实现转成高频，但并不稳定，故利用锁相环路就可以实现稳定且高频的时钟信号。 DSP：数字信号处理 SOC：片上系统。从狭义角度讲，它是信息系统核心的芯片集成，是将系统关键部件集成在一块芯片上;从广义角度讲， SoC是一个微小型系统，如果说中央处理器(CPU)是大脑，那么SoC就是包括大脑、心脏、眼睛和手的系统。国内外学术界一般倾向将SoC定义为将微处理器、模拟IP核、数字IP核和存储器(或片外存储控制接口)集成在单一芯片上，它通常是客户定制的，或是面向特定用途的标准产品。
5.波形图上，状态用中文定义代替 定义一个寄存器变量，直接把状态名称以字符串方式赋值给这个寄存器变量。例如： always@(*) case (state) one: newstate = “状态” endcase
