Verilog编码规范
任何变量不能赋初始值X，对任何寄存器所赋的初始值必须是确定的代码语句中不能加时间延迟，如：#4 out = cin不允许使用门控时钟和门控复位不允许使用锁存器（电平触发的存储单元）。比如if缺少else分支，case缺少default分支，导致代码在综合过程中出现了latch可综合的设计代码中使用Parameter来定义参数，`Define只用于编写不可综合的仿真测试模块可综合代码中不可使用initial、wait、fork join、while等可综合代码中不可出现逻辑反馈环路，否则会生成不可预知的逻辑电路只允许使用case和if else语句作条件分支语句时序逻辑使用非阻塞赋值<=，组合逻辑使用阻塞赋值=
未完待续。。。
