选目标指令集两大块，数据通路，规划图，确定需要使用的器件控制器，数据通路中的控制信号，输入指令，输出控制信号上板测试，波形仿真
quatus II 13.1波形仿真测试
新建工程
第一行工程目录
第二行工程名称
第三行顶层设计实体名
代码编译
New verilog HDL File
注意模块名要和顶层文件名保持一致
ctrl s 保存，将Hierarchy切换为Files
右键test.v设置它为顶层实体，Set as Top-Level Entity
点击三角形开始编译
编译成功
开始波形仿真
New 创建VWF文件
双击左边空白处
点Node Finder
点list >>导入
然后设置输入信号
a采用随机信号Random Values（最后一个）
b采用时钟信号（倒数第三个）
ctrl 滑轮对波形进行放大缩小
下面开始仿真
点击三角
仿真成功
